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中国计算机学会抢庄牛牛

发布于:2019-07-31 07:41 编辑:admin 

  [18]针对转移配置和可穿着配置能量受限的特质,从加快器组织和算法轮回优化的角度起程,告终了一个高效伶俐的硬件加快器。该加快器行使了单指令众半据流(SIMD)的策动形式以及向量指令集,并饱满运用策动限度性来提拔数据的复用,裁汰访存次数,使之不妨嵌入到转移配置中。而正在DATE 2017上得到最佳论文的MoDNN[19],则提出了一个正在当地安顿DNN使用的散布式转移策动体系。该体系可能将练习好的DNN模子瓦解安顿到众个转移配置上,以低重嵌入式配置的策动本钱和内存行使。

  [3]提出了将奇怪值剖释和剪枝两种本领相连合的措施,正在保全模子组织的同时告终了压缩,不妨进一步裁汰模子参数。论文[4]行使“k-means & base-delta”措施对权值数据举办离线编码,大幅度低重了权值数据的存储容量,使正在手机等小型嵌入式配置上安顿大领域CNN成为不妨。论文[5]提出了一种近似乘法器,运用策动单位共享,探究神经收集使用的容错局限和精度耗损等参数,来进一步告终访存优化。

  (CNN)的卷积层操作时,时时存正在两种粒度的数据级并行:inter-kernel和intra-kernel。前者发现的是CNN层间收拾的并行性,正在收拾特质图片较众的卷积层时职能较好,但数据重用率较低;后者是发现同层收拾的并行性,数据重费用较高,合用于收拾特质图片较少的卷积层,但因为差异收集的卷积层参数转变较大,导致数据照射和数据流打算较为繁琐。为了低重打算难度,论文C-Brain[1]提出了一种通过本身数据级并行调节,来收拾众种卷积神经收集的深度研习加快器的措施,可能遵循卷积层的差异参数来挑选适宜的计划告终卷积层操作的并行收拾。

  Caffeine[2]通过明白得入迷经收集的卷积层是策动茂密型,而全相接层则属于访存茂密型。正在现场可编程门阵列(FPGA)上对CNN/DNN举办加快时,不行只酌量卷积层的加快,不然全相接层的操作会成为体系新的瓶颈。正在此根基上,Caffeine明白推敲了合用于卷积层和全相接层的神经收集的团结外现措施,以此来裁汰中央数据的领域;它还打算了一个软硬件协同策动引擎,并对加快器的带宽举办了优化。

  (GPU)比拟,其中枢上风要紧外现正在低功耗和胜过力上。从功耗优化的角度来看,论文[6]针对基于阻变式存储器(RRAM)的CNN提出了一种高能效的硬件组织,该组织通过裁汰模数转换单位,将中央数据用1位来外现,从而将模仿量转换成开合量,以此来低重硬件资源的面积和功耗。论文[7]将MIT(Metal-Insulator-Transition)动作压缩振荡神经元(Compact Oscillation Neuron)的根基器件,与杂乱的IF神经元(Integrate-and-Fire Neuron)比拟,振荡神经元可能大幅裁汰面积,于是缓解了外围电道的列间距结婚题目,从而抵达低重功耗的方针。另外,因为正在人工神经收集(ANN)中突触的数目远远众于神经元的数目,而突触的读写操作也是功耗的要紧由来,是以论文[8]从数字电道的角度通过低重电压来普及突触存储的能效。因为守旧的6T SRAM内存随电压低重发挥出的担心宁性,容易导致策动切确度低重,为此该文采用安宁的8T SRAM庖代一面6T SRAM,将对策动较要紧的数据高位存储正在8T SRAM中,正在确保策动切确度的根基进取一步低重电压,抵达普及能效的方针。

  (GPU)比拟,其中枢上风要紧外现正在低功耗和胜过力上。从功耗优化的角度来看,论文[6]针对基于阻变式存储器(RRAM)的CNN提出了一种高能效的硬件组织,该组织通过裁汰模数转换单位,将中央数据用1位来外现,从而将模仿量转换成开合量,以此来低重硬件资源的面积和功耗。论文[7]将MIT(Metal-Insulator-Transition)动作压缩振荡神经元(Compact Oscillation Neuron)的根基器件,与杂乱的IF神经元(Integrate-and-Fire Neuron)比拟,振荡神经元可能大幅裁汰面积,于是缓解了外围电道的列间距结婚题目,从而抵达低重功耗的方针。另外,因为正在人工神经收集(ANN)中突触的数目远远众于神经元的数目,而突触的读写操作也是功耗的要紧由来,是以论文[8]从数字电道的角度通过低重电压来普及突触存储的能效。因为守旧的6T SRAM内存随电压低重发挥出的担心宁性,容易导致策动切确度低重,为此该文采用安宁的8T SRAM庖代一面6T SRAM,将对策动较要紧的数据高位存储正在8T SRAM中,正在确保策动切确度的根基进取一步低重电压,抵达普及能效的方针。

  若何低重神经收集策动中的存储带宽也是目前的推敲热门之一。比方正在手机等嵌入式配置上安顿神经收集加快器时,因为功耗和面积等要素的限制,片上存储容量极端有限。为避免屡次片外访存,须要对收集权值举办压缩,而守旧的基于希罕矩阵的压缩措施酿成的随机访存以及正在线的编码、解码流程会使访存的模糊量受限。从访存优化的角度,论文

  若何低重神经收集策动中的存储带宽也是目前的推敲热门之一。比方正在手机等嵌入式配置上安顿神经收集加快器时,因为功耗和面积等要素的限制,片上存储容量极端有限。为避免屡次片外访存,须要对收集权值举办压缩,而守旧的基于希罕矩阵的压缩措施酿成的随机访存以及正在线的编码、解码流程会使访存的模糊量受限。从访存优化的角度,论文

  FPGA的硬件加快器打算流程杂乱,上层使用开采者不妨对底层神经收集组织缺乏清晰,导致加快器打算难度和编程难度较大。为简化打算流程,DeepBurning[9]供应了一套基于FPGA的神经收集加快器开采框架(如图1所示)。通过明白常睹神经收集的拓扑组织,作家总结概括出了一系列常用组件(如内积单位、累加单位、池化单位等),通过RTL级描写后酿成一套组件库。用户只需供应收集拓扑的上层描写和硬件资源管束,框架中的神经收集集成器即可主动明白收集特质,连合硬件管束正在组件库落选出适宜的组件搭修硬件收集,以及给出对应的驾御流、数据流和数据组织计划。从编程框架的角度,Caffeine明白并推敲了合用于卷积层和全相接层的神经收集的团结外现措施(如图2所示),打算了一个软硬件协同策动引擎,并将它与Caffe连合起来,比拟于守旧的CPU和GPU,有着可观的职能和能效的提拔。

  EDA两个范围的推敲仍旧挨近调解,同时以新型使用为驱动的推敲也成为目前的热门。除了软件和算法层面,神经收集还正在拓扑组织和编程框架等范围得到了较大水平的起色,同时正在硬件编制组织范围也获得了长足的前进,这对咱们促进人工智能芯片和智能策动机体系的财产化供应了极度有力的根基。■

  2016年EDA范围三大集会上收录的论文多数从这些症结题目起程,永别从策动职能优化、访存优化、低重功耗/面积以及编程框架等方面开展推敲。

  (CNN)的卷积层操作时,抢庄牛牛时时存正在两种粒度的数据级并行:inter-kernel和intra-kernel。前者发现的是CNN层间收拾的并行性,正在收拾特质图片较众的卷积层时职能较好,但数据重用率较低;后者是发现同层收拾的并行性,数据重费用较高,合用于收拾特质图片较少的卷积层,但因为差异收集的卷积层参数转变较大,导致数据照射和数据流打算较为繁琐。为了低重打算难度,论文C-Brain[1]提出了一种通过本身数据级并行调节,来收拾众种卷积神经收集的深度研习加快器的措施,可能遵循卷积层的差异参数来挑选适宜的计划告终卷积层操作的并行收拾。

  61379040),CCF-启明星辰鸿雁基金(项目编号:CCF-VenustechRP1026002),以及中邦科学院青年立异鼓舞会(项目编号:2017497)的援救。其他作家:

  2016年EDA范围三大集会和DATE 2017上的论文总数以及神经收集相干论文数目(睹图6)。从图中可能看到,正在2016年,三大集会中神经收集相干论文数永别只要5篇、6篇和7篇,而2017年仅正在DATE集会中,神经收集相干论文数就添加到22篇,这反应了神经收集正在EDA范围依旧是目前推敲的一个热门。

  Caffeine[2]通过明白得入迷经收集的卷积层是策动茂密型,而全相接层则属于访存茂密型。正在现场可编程门阵列(FPGA)上对CNN/DNN举办加快时,不行只酌量卷积层的加快,不然全相接层的操作会成为体系新的瓶颈。正在此根基上,Caffeine明白推敲了合用于卷积层和全相接层的神经收集的团结外现措施,以此来裁汰中央数据的领域;它还打算了一个软硬件协同策动引擎,并对加快器的带宽举办了优化。

  针对神经收集的优化,推敲要紧聚积正在普及数据的限度性、发现策动的并行性、裁汰权值数据的存储空间以及低重芯片的功耗面积等方面。从采用的本领来看,要紧有剪枝、权值压缩、数据共享、数据并行、近似策动等。目前仍旧有良众推敲职员将其他范围的措施迁徙到神经收集优化中,以及将新资料使用于神经收集打算中。跟着相干推敲的不竭深刻,确信咱们会很速看到更众的新思绪、新措施,以及新的芯片和软硬件体系(如

  DianNao系列论文等),同时策动了电子打算主动化(EDA)本领推敲的相应起色。本文对2016年EDA范围的三大邦际集会(DATE,DAC和ICCAD)以及DATE 2017上的相干论文举办了总结,呈现了此刻EDA范围神经收集推敲的新热门和新趋向。

  FPGA的硬件加快器打算流程杂乱,上层使用开采者不妨对底层神经收集组织缺乏清晰,导致加快器打算难度和编程难度较大。为简化打算流程,DeepBurning[9]供应了一套基于FPGA的神经收集加快器开采框架(如图1所示)。通过明白常睹神经收集的拓扑组织,作家总结概括出了一系列常用组件(如内积单位、累加单位、池化单位等),通过RTL级描写后酿成一套组件库。用户只需供应收集拓扑的上层描写和硬件资源管束,框架中的神经收集集成器即可主动明白收集特质,连合硬件管束正在组件库落选出适宜的组件搭修硬件收集,以及给出对应的驾御流、数据流和数据组织计划。从编程框架的角度,Caffeine明白并推敲了合用于卷积层和全相接层的神经收集的团结外现措施(如图2所示),打算了一个软硬件协同策动引擎,并将它与Caffe连合起来,比拟于守旧的CPU和GPU,有着可观的职能和能效的提拔。

  ISSCC 2017等集会的更众论文)。其它,不行看轻的是,神经收集具有广漠的使用前景,比方正在DATE 2016上,相干管事仍旧将神经收集使用于汽车体系的失误检测[17]及嵌入式转移配置[18],而正在DATE 2017上,将深度神经收集使用正在转移端配置的管事则得到了最佳论文奖[19],确信神经收集将会正在其他范围渐渐发现出更众更得胜的使用。

  [17]提出了一种基于FPGA和人工神经收集的容错体系(如图5所示),正在有限的硬件资源上,通过复用乘法和加法浮点操作的神经元组织,来提拔体系的及时性。

  [3]提出了将奇怪值剖释和剪枝两种本领相连合的措施,正在保全模子组织的同时告终了压缩,不妨进一步裁汰模子参数。论文[4]行使“k-means & base-delta”措施对权值数据举办离线编码,大幅度低重了权值数据的存储容量,使正在手机等小型嵌入式配置上安顿大领域CNN成为不妨。论文[5]提出了一种近似乘法器,运用策动单位共享,探究神经收集使用的容错局限和精度耗损等参数,来进一步告终访存优化。

  范围三大集会上收录的论文多数从这些症结题目起程,永别从策动职能优化、访存优化、低重功耗

  DNN中直接采用随机策动不妨提拔职能,然则存正在随机差错动摇、局限受限以及累积延迟等诸众题目。为了应对这些挑衅,论文[10]提出了一种高效的基于随机策动的DNN告终(如图3所示),采用对权值举办剪枝、权值缩放和累加器集成驱策等措施处分上述题目。而针对若何将大领域矩阵照射到小领域收集拓扑组织的题目,论文[11]提出了一种基于随机照射的硬件告终,同时给出了一种面向希罕矩阵的随机构修措施,以提拔FPGA上硬件资源的运用率。从编码的角度,论文[12]提出了一种具有鲁棒性和胜过力的脉冲时序神经编码器,该编码器采用脉冲时期间隔编码计划,神经元采用LIF(Leak Integrate and Fire)模子。通过构修神经收集,输入层将模仿信号剖释成差异相位差的子信号并分派差异的权重,通过神经收集中央层对信号的收拾,告终对脉冲神经收集的高效编码。论文[13]告终了一个FPGA加快器ICAN,其上风正在于采用三维轮回开展庖代守旧的二维开展,使得策动流程更适当卷积运算的特质。为了简化驾御逻辑和裁汰访存次数,论文通过复用输入数据的措施,以捐躯少量的存储来提拔数据的限度性,并研商了若何选择参数抵达最佳职能。

  [14]提出了一种基于忆阻器的神经收集策动体系的仿真平台——MNSIM(如图4所示),该仿真平台选取分层架构(Computation Bank和Computation Unit),用户可能通过MNSIM供应的接口,配合平台供应的外围配置来举办定制打算。MNSIM嵌入了体系仿真的面积、功耗和延迟等评估模子,不妨正在原型体系构修早期给出对应的职能评判目标。针对神经收集策动中浮现的大宗点积操作,论文[15]打算了一套基于忆阻器的神经收集策动体系。该体系由访存驾御部件和策动存储部件组成,其入网算存储部件构修于访存驾御部件之上,由若干层忆阻器交叉阵列堆叠而成,可正在单个策动步长中完结高维度的点积运算。好像的,论文[16]基于众层忆阻器交叉阵列,告终了不妨正在线练习的仿神经脉冲策动体系,并打算了一套正在线自练习算法,不妨将权值更新步长缩减50%。